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      Entrevista para Design Engineer

      12 mar 2019
      Empleado anónimo
      San Jose, CA
      Oferta aceptada
      Experiencia positiva
      Entrevista fácil

      Solicitud

      Me postulé en línea. Acudí a una entrevista en Xilinx (San Jose, CA) en ene 2019

      Entrevista

      1 Telephonic Interview + Day long On-site Interview Process(4 TIs + HR) Overall Topics to prepare: Digital(Muxes, FFs, Timing Params, Synchronizers and Asyn FIFOs, Clock domain crossings) Verilog Coding Basics (Case, if-else, Practical Design problems) SV Basics(Tasks Process, Fork Join) Comp Arch(Pipelining, Load store Arch) Scripting(Python/ Perl/ Tcl anyone)

      Preguntas de entrevista [1]

      Pregunta 1

      #Telephonic Round: Simple digital, verilog, timing Qs (30mins) #Onsite Interview:(45 mins each) Round 1: Simple Digital Qs, Verilog code (Case , if-else difference, Blocking-Nonblocking difference, Unintensional latch problem), Power reduction techniques(Clk Gating) + extended Qs on same topic Previous work related Qs , Module's overall working Round 2: Verification basics like: What is fork -Join? Tasks and fns Pass by value , Pass by Refn Logic behind Linked list entry removal(How address pointer is changed) Round 3: Verilog code for shift left, shift right, parallel load functionality Some logical puzzales Digital concepts like basic gates using Mux, Gate Reduction etc. Round 4 More on Power reduction Setup and Hold time eqs and Violation removal techniques Diffn betn: Glich and Jitter and skew
      Responder pregunta
      9

      Otras evaluaciones sobre las entrevistas para el cargo de Design Engineer en Xilinx

      Entrevista para Design Engineer

      18 ene 2024
      Empleado anónimo
      Oferta aceptada
      Experiencia positiva
      Entrevista fácil

      Solicitud

      Acudí a una entrevista en Xilinx

      Entrevista

      It was easy and people were very good. Didn't seem to be tedious. It took just one hour and few questions, and rest it was easy. It was easy and people were very good. Didn't seem to be tedious. It took just one hour and few questions, and rest it was easy.

      Preguntas de entrevista [1]

      Pregunta 1

      tell me about the inverter
      Responder pregunta

      Entrevista para Design Engineer

      8 mar 2023
      Candidato de entrevista anónimo
      Oferta rechazada
      Experiencia positiva
      Entrevista promedio

      Solicitud

      Me postulé en línea. Acudí a una entrevista en Xilinx en mar 2021

      Entrevista

      Technical screen followed by panel .Took three weeks from start to get the offer. The experience was overall very good.They tested the logic design basics, system verilog skills and analytical ability.

      Preguntas de entrevista [1]

      Pregunta 1

      CDC for pulse synchronizer FSM coding
      Responder pregunta

      Entrevista para Design Engineer

      30 mar 2021
      Candidato de entrevista anónimo
      Kharagpur, West Bengal
      Sin ofertas
      Experiencia positiva
      Entrevista promedio

      Solicitud

      Me postulé a través de una facultad o universidad. El proceso tomó 1 día. Acudí a una entrevista en Xilinx (Kharagpur, West Bengal) en dic 2020

      Entrevista

      It was very smooth in campus placements. They asked me first about what xilinx does and then went MTech project and technical questions about STA, verilog, C programming, ASIC design flow etc.

      Preguntas de entrevista [1]

      Pregunta 1

      What does xilinx do? and why are you interested in this company?
      1 respuesta