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      Entrevista para Design Verification Engineer

      7 feb 2026
      Candidato de entrevista anónimo
      Sin ofertas
      Experiencia neutra
      Entrevista promedio

      Solicitud

      Me postulé en línea. Acudí a una entrevista en Meta

      Entrevista

      Average. Focus on basics of sv and uvm. Understanding of uvm config db and other benefits of uvm is needed. Sv constraints is v important. All the comp of tb specifically scoreboard is vital

      Preguntas de entrevista [1]

      Pregunta 1

      Uvm config db How will u connect dut and tb
      Responder pregunta

      Otras evaluaciones sobre las entrevistas para el cargo de Design Verification Engineer en Meta

      Entrevista para Design Verification Engineer

      8 may 2026
      Candidato de entrevista anónimo
      Sunnyvale, CA
      Sin ofertas
      Experiencia negativa
      Entrevista promedio

      Solicitud

      Acudí a una entrevista en Meta (Sunnyvale, CA)

      Entrevista

      I was told the next round, post the recruiter call was going to be with the hiring manager. It ended up being someone else on the team, and they were 15 minutes late and rushed through questions. They were a bit inconsiderate and overall was not pleasant.

      Entrevista para Design Verification Engineer

      8 sep 2024
      Candidato de entrevista anónimo
      Sin ofertas
      Experiencia positiva
      Entrevista promedio

      Solicitud

      Acudí a una entrevista en Meta

      Entrevista

      HR guidance to the process was on top. There was a long delay of 3 weeks+ to schedule forst round itself first Followed by 2 edcoding tech rounds initially. Following which there would be loop interviews. Followed by HR round at the end.

      Preguntas de entrevista [1]

      Pregunta 1

      Sv constraints on memory block and region. GLS questions on debug flow.
      Responder pregunta
      3

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